Epitaxy Engineering in Advanced Semiconductor Devices

10:30 am - 11:45 am

Si 반도체 소자는 Dennard scaling이 한계에 다다른 이후에도, strain engineering, high-k/metal gate, FinFET과 같은 아키텍처 혁신을 통해 지속적으로 성능을 향상시켜 왔다. 이러한 흐름 속에서 에피택시 공정은 90-nm node에서 strain engineering을 위한 소스/드레인 형성 공정으로 도입된 이래, 트랜지스터의 scaling과 구조 변화가 거듭되는 가운데에서도 핵심 공정으로서 지속적으로 사용되고 발전되어왔다. 더욱이, 3-nm 이하node에서 Si nanosheet 기반 FET으로의 구조 전환이 본격화되면서, SiGe/Si 다층구조 형성, 저온 성장, 고도핑 컨택 형성 등 다양한 영역에서 에피택시의 중요성은 더욱 증대되고 있다. 한편, 메모리 소자에서도 평면 DRAM cell scaling이 구조적·물리적 한계에 도달함에 따라, Si 나노시트 기반 수직 적층형 cell 구조가 차세대 대안으로 부상하고 있으며, 이를 구현하기 위해서는 다층 Si/SiGe 적층 및 결함 억제를 기반으로 한 에피택시 공정 개발이 필수적이다. 본 튜토리얼에서는 에피택시의 기본 개념을 시작으로, 로직 및 메모리 반도체 소자의 기술 로드맵과 함께 에피택시 공정이 어떻게 적용되고 발전해 왔는지를 체계적으로 소개한다. 또한 차세대 로직·메모리 로드맵이 요구하는 에피택시 공정 개발 방향을 종합적으로 제시한다.

Featured Speakers

Prof. Dae-Hong Ko

연세대학교 신소재공학과 교수, Yonsei University

고대홍 교수는 1980–1984년 서울대학교에서 재료공학 학사, 1984–1986년 석사를 취득하였으며, 1986–1992년 Stanford University에서 재료공학 박사학위를 받았다. 1992–1994년 Argonne National Laboratory 연구원, 1994–1996년 삼성전자 선임연구원으로 근무한 뒤, 1996년 연세대학교 세라믹공학과(현 신소재공학과)에 부임하였다. 이후 부교수(1999–2004)를 거쳐 2004년부터 현재까지 교수로 재직 중이다. 고대홍 교수는 2005년 연세대학교 내에 BIT Microfabrication 센터를 유치해 반도체 CMOS 소자 제작 인프라를 구축하고, 이를 기반으로 20여 년간 다양한 국책 및 산학 협력 연구를 수행해 왔다. 삼성전자, SK하이닉스와 같은 종합 반도체 업체뿐 아니라, SK실트론, SK머터리얼즈, 원익IPS, 원익Q&C, 주성 엔지니어링, 유진테크, 비아트론 등 국내 반도체 소재∙부품∙장비 기업들과 공동 연구를 진행했으며, 특히 Si·SiGe 기반 에피택시 공정 분야에서 국내외적으로 선도적 연구자로 평가받고 있다.